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集成電路領(lǐng)域良率管理領(lǐng)導者
CONTENT目錄
01 公司概況
公司簡介 01
公司優(yōu)勢 02
資質(zhì)榮譽 02
發(fā)展歷程 03
02 產(chǎn)品介紹
電子束缺陷檢測設(shè)備EBI 05
關(guān)鍵尺寸量測設(shè)備CD-SEM 06
電子束缺陷復檢設(shè)備DR-SEM 07
高能電子束設(shè)備HV-SEM 08
計算光刻平臺PanGen 09
嚴格光刻仿真軟件PanGenSim 10
良率管理軟件YieldBook 11
03 公司服務(wù)
服務(wù)體系
公司簡介
東方晶源微電子科技（北京）股份有限公司成立于2014年，總部位于北京經(jīng)濟技術(shù)開發(fā)區(qū)，在深圳、上海、青島、日本設(shè)有子公司。東方晶源致力于為客戶提供獨立自主的綜合良率優(yōu)化解決方案，主要產(chǎn)品包括納米級量檢測設(shè)備、計算光刻軟件等，目前已廣泛應用于國內(nèi)邏輯、存儲、第三代半導體等多領(lǐng)域頭部晶圓代工企業(yè)。
公司成立十余年來，成功推出多款重量級產(chǎn)品，形成多元化的芯片制造良率管理產(chǎn)品矩陣。其中，自主研發(fā)的計算光刻平臺（PanGen）、電子束缺陷檢測設(shè)備（EBI）、關(guān)鍵尺寸量測設(shè)備（CD-SEM）等產(chǎn)品，填補多項國內(nèi)市場空白，領(lǐng)跑國內(nèi)相關(guān)領(lǐng)域發(fā)展。
公司還深刻洞悉市場趨勢，推出更多貼近客戶需求的產(chǎn)品，包括電子束缺陷復檢設(shè)備（DR-SEM）、高能電子束設(shè)備（HV-SEM）、嚴格光刻仿真軟件（PanGen Sim）、良率管理軟件（YieldBook），以及基于上述點工具打造的一體化良率優(yōu)化平臺（HPO），為芯片從設(shè)計到制造各環(huán)節(jié)提供優(yōu)化解決方案，推動我國集成電路制造產(chǎn)業(yè)持續(xù)高速發(fā)展。
E-Beam Shipments >80
WaferMove
>300萬
公司優(yōu)勢
Y
行業(yè)引領(lǐng)
12年精耕細作，專注集成電路良率解決方案的先行者。
集成電路“國家隊”
承擔>10項國家級、省級重點攻關(guān)項目，集成電路“國家隊”。
P
自主創(chuàng)新
>910件專利申請，完全自主知識產(chǎn)權(quán)，創(chuàng)新驅(qū)動發(fā)展。
市場驗證
>80客戶，覆蓋國內(nèi)所有頭部企業(yè)。
C
整體布局
軟硬件協(xié)同，打造中國芯片制造的GoldenFlow。
HPO
HPO
前瞻性技術(shù)構(gòu)架的HPO全流程解決方案。
資質(zhì)榮譽
A輪融資實現(xiàn)重組，B輪融資大額超募。國家02專項通過驗收，承擔更多國家攻關(guān)任務(wù)。
首臺套CD-SEM出機，實現(xiàn)國內(nèi)關(guān)鍵尺寸量測設(shè)備的突破。
EBI和OPC進入國內(nèi)一線大廠先進制程驗證，取得重復訂單。首臺套8英寸CD-SEM出機。
良率管理軟件YieldBook、嚴格光刻仿真軟件PanGenSim發(fā)布。
首臺套CSEBI出機，首臺套DR-SEM出機。市場全面鋪開，電子束設(shè)備累計出機超過80臺套；OPC掩模出貨超過11000張。
完成HDRC開發(fā)并獲得客戶認可。
全流程良率解決方案初版完成，EDA系統(tǒng)解決方案初具雛形，首版中國的GoldenFlow。
完成 \mathsf { C } + 輪數(shù)億元融資，上市輔導受理。
首臺套HV-SEM出機，解決先進制程量測難點，電子束四大領(lǐng)域攻堅提速。
AI賦能先進制程良率躍升，HPO2.0前瞻布局加速落地。
2022至今
2020-2021
飛躍期
發(fā)展期
電子束缺陷檢測設(shè)備
EBI
應用電子束掃描技術(shù)對晶圓表面進行高分辨率成像，通過智能算法檢測出晶圓上的電性和物理缺陷，是芯片制造過程中良率提升的關(guān)鍵設(shè)備，適用于 >= 2 8 \mathsf { n m } 制程集成電路的缺陷檢測。
迭代歷程
2019年
國內(nèi)首臺EBI設(shè)備SEpA-i505出機國內(nèi)一線大廠，實現(xiàn)高端制程缺陷檢測的突破。
2021年
國內(nèi)首臺12英寸EBI設(shè)備SEpA-i505進入28nm產(chǎn)線全自動量產(chǎn)，UT（設(shè)備使用率）超過 8 0 % 。
2024年
量產(chǎn)機型SEpA-i525發(fā)布。
2025年
迭代推出SEpA-i635機型，束流、檢測靈敏度等關(guān)鍵指標全面升級，產(chǎn)能較前代提升 30 0 % ，首臺套進入客戶產(chǎn)線驗證。
核心技術(shù)能力
￥
制程覆蓋
≥28nm制程全面檢測能力，覆蓋3DNAND產(chǎn)品關(guān)鍵站點檢測場景，關(guān)鍵DOI捕獲率 12 9 5 % 。
女
增強檢測技術(shù)
支持大功率激光輻照增強技術(shù)與Negativemode，拓展檢測邊界。
￥
高深寬比結(jié)構(gòu)缺陷檢測
支持超大束流預充電PCC功能，覆蓋高深寬比結(jié)構(gòu)缺陷檢測。
女
智能缺陷分析
基于深度學習的缺陷自動分類（ADC）算法，大幅提升良率分析效率。
女
靈活掃描模式
支持StepScan/ContinuousScan雙模式，靈活適配不同產(chǎn)線需求。
關(guān)鍵尺寸量測設(shè)備 CD-SEM
通過對電子束顯微圖像進行關(guān)鍵尺寸的量測，實現(xiàn)關(guān)鍵工藝參數(shù)的監(jiān)控，是芯片制造過程中質(zhì)量控制的關(guān)鍵設(shè)備，適用于≥28nm制程集成電路的量測。
迭代歷程
2021年
國內(nèi)首臺12英寸CD-SEM設(shè)備SEpA-c410進入28nm產(chǎn)線驗證。
2022年
12英寸設(shè)備SEpA-c410進入量產(chǎn)，UT（設(shè)備使用率）超過 9 0 % ；8英寸設(shè)備SEpA-c300推出，獲得多家客戶重復訂單。
2023年
6/8英寸設(shè)備SEpA-c310s新增變焦變倍OM，功能升級，產(chǎn)能提升 4 0 % ，在第三代半導體Fab實現(xiàn)量產(chǎn)。
2024年
產(chǎn)品選代至SEpA-c430機型，產(chǎn)能提升 3 0 % ，量測性能提升 40 % ，配備電荷補償功能，擴大LayerCover能力。
2025年
推出新一代SEpA-c505，量測重復性達 0 . 1 5 \mathsf { n m } ，設(shè)備同一性達 . 0 . 1 \mathsf { n m } ，WPH60。
核心技術(shù)能力
女
量測場景全覆蓋
電荷補償功能
支持Line/Space、Hole/Elliptic、LER/LWR、SADP、GAP等多種量測算法，全面覆蓋各類量測場景。
多探測器混合成像
配備晶圓表面電荷補償功能，可有效控制荷電效應對量測性能的影響。
多探測器信號混合成像，可滿足多種成像需求。
女
全自動校準監(jiān)測
機臺全面自動校準及監(jiān)測系統(tǒng)，確保量產(chǎn)穩(wěn)定性。
☆
離線Recipe編輯
基于設(shè)計版圖文件離線編輯Recipe，提升產(chǎn)線調(diào)試與切換效率。
電子束缺陷復檢設(shè)備
DR-SEM
基于高分辨率電子束成像，實現(xiàn)缺陷的形貌表征與能譜成分分析，是監(jiān)控和控制芯片制造序列中各步驟質(zhì)量的關(guān)鍵設(shè)備，適用于 2 2 8 \mathsf { n m } 制程集成電路的缺陷復檢。
迭代歷程
2023年
國內(nèi)首臺12英寸DR-SEM設(shè)備SEpA-r600進入產(chǎn)線驗證，獲得國內(nèi)頭部客戶訂單。
2025年
產(chǎn)品持續(xù)迭代至SEpA-r655機型，性能全面提升，獲得國內(nèi)多家客戶訂單。
核心技術(shù)能力
￥
納米級精準定位
女
高景深成像
女
離線程序建立與缺陷復檢
提供納米級定位精度，確保多場景缺陷復檢穩(wěn)定性。
高景深用于檢測高寬深比結(jié)構(gòu)和晶圓邊緣斜面成像。
支持離線檢測程序建立與全自動缺陷復檢，提升缺陷復檢效率。
校
高分辨率晶圓檢測
校
深紫外無圖案晶圓檢測
新興化合物半導體檢測
表面和亞表面晶圓缺陷的高分辨率成像和深層信息檢測。
深紫外無圖案晶圓檢測結(jié)合自動缺陷成分分析，快速分析關(guān)鍵缺陷成因。
支持新興化合物半導體檢測、自動處理不同厚度的晶圓。
高分辨率
大視場、高景深成像
元素分析
高能電子束設(shè)備 HV-SEM
利用高能電子束對半導體三維結(jié)構(gòu)進行高深寬比量測、套刻精度量測，并可選配集成缺陷檢測功能，適用于3D-NAND、DRAM及≤14nmLogic等先進制程。
迭代歷程
2024年
SEpA-h700系列機型作為國內(nèi)首臺套HV-SEM設(shè)備，進入客戶產(chǎn)線完成軟硬件算法聯(lián)調(diào)驗證。
2025年
SEpA-h755自研E0S提升至45keV成像能力，著陸能量達到國際主流水平，進入頭部客戶產(chǎn)線驗證。
核心技術(shù)能力
女
高動能電子束成像
校
高端應用領(lǐng)域
校
大數(shù)據(jù)分析賦能
SEpA-h755系列機型著陸能量可達45keV，解決先進制程的量測難點。
10:1\~50:1的高深寬比結(jié)構(gòu)量測，“透視”成像，In-die SEMOverlay。
搭配自研的大數(shù)據(jù)可視化分析平臺，配備數(shù)據(jù)統(tǒng)計、區(qū)域分析等豐富功能，助力工藝窗口優(yōu)化，縮短研發(fā)周期，提升產(chǎn)線效率。
☆
自研探測器
校
算法多樣性
自研SE/BSE多探測器同步成像，為3D結(jié)構(gòu)量測提供豐富信息。
基于CAD的靈活量測算法，可實現(xiàn)HVCD、CDU、OVL等應用。
計算光刻平臺
PanGen
計算光刻是連接芯片設(shè)計和制造的關(guān)鍵技術(shù)，應用于光刻掩模版優(yōu)化，是保證硅片最終圖像不失真的關(guān)鍵軟件，也是決定產(chǎn)品良率的重要環(huán)節(jié)。該產(chǎn)品已應用于國內(nèi)存儲廠商和邏輯廠商，先進制程全覆蓋，取得多個重復訂單。
迭代歷程
2017-2020年
承擔國家02重大專項，推出V1.0版本交付客戶，打破國外在相關(guān)領(lǐng)域的壟斷局面，在28nm產(chǎn)線得到驗證。同時提出基于GPU框架的ILT解決方案。
2021-2022年
產(chǎn)品加速迭代至V3.0版本，功能進一步完善，支持國產(chǎn)計算生態(tài)適配，并滿足14nm節(jié)點OPC需求。
2023年-2024年
迭代至V5.0版本，完成刻蝕模型與DesigntoContour引擎開發(fā)，推出大芯片解決方案，支持硅光OPC，滿足7nm節(jié)點OPC需求。
2025年
聚焦核心引擎創(chuàng)新與AI賦能，開發(fā)基于刻蝕模型引擎的PHD/ART產(chǎn)品、基于DesigntoContour引擎的DMC產(chǎn)品，推出PanGenLithoLLM的Ai客戶友好化產(chǎn)品，推動HPO一體化良率戰(zhàn)略落地。
核心技術(shù)能力
自主可控國產(chǎn)工具
依托國家02重大專項支持，自主開發(fā)的計算光刻國產(chǎn)工具。
AI驅(qū)動版圖可制造性
基于AI的版圖可制造性審查技術(shù)，提前識別設(shè)計風險，提升芯片良率。
反向光刻技術(shù)
先進節(jié)點GPU加速的全芯片反向光刻(ILT）掩模優(yōu)化技術(shù)。
先進節(jié)點全覆蓋
提供180nm至國內(nèi)最先進節(jié)點計算光刻完整解決方案。
☆
AI賦能EtchModel
AI技術(shù)與物理模型深度融合，發(fā)布全球首款可商用EtchModel產(chǎn)品。
量測-檢測-光刻綜合優(yōu)化
實現(xiàn)量測、檢測與計算光刻的全流程綜合優(yōu)化平臺。
嚴格光刻仿真軟件 PanGen Sim
作為聚焦光刻過程的專業(yè)仿真工具，PanGen Sim基于物理模型精準建模，可精確模擬光刻工藝全流程，通過預測關(guān)鍵工藝參數(shù)，助力工程師優(yōu)化工藝方案，為半導體先進工藝的開發(fā)與優(yōu)化提供技術(shù)支撐。
迭代歷程
2022年
首次發(fā)布PanGenSimV1.0版本，作為一款完全國產(chǎn)化的嚴格仿真工具，打破嚴格仿真工具被西方所壟斷的局面。
2023年
首次在客戶端獲得硅片數(shù)據(jù)驗證，能夠精確擬合光刻膠形貌，CD誤差在 : ± 1 0 % 以內(nèi)。
2024年
NTD光刻膠模型開發(fā)完成，大規(guī)模硅片數(shù)據(jù)擬合機制就緒。
2025年
產(chǎn)品功能持續(xù)優(yōu)化，新增支持W3D仿真功能。2.0版本完成深度重構(gòu)與升級，產(chǎn)品核心性能比肩國際主流水平，穩(wěn)居國內(nèi)同類產(chǎn)品前列。
核心技術(shù)能力
￥
大規(guī)模分布式運算
負顯影收縮效應建模
工藝窗口分析優(yōu)化
支持大規(guī)模分布式運算，高效完成復雜光刻工藝的仿真計算。
支持負顯影工藝的收縮效（ShrinkageEffect）建模。
提供工藝窗口分析工具，支持光刻膠膜層參數(shù)優(yōu)化、CDSwingCurve分析、掩模誤差增強因子（MEEF）分析。
☆
全流程光刻模擬
￥
光刻模型校準
提供完整的曝光過程到顯影過程的光刻模擬，精準還原工藝細節(jié)。
提供光刻模型校準工具，基于切片SEM數(shù)據(jù)加CD-SEM數(shù)據(jù)進行光刻建模。
良率管理軟件 YieldBook
基于自研PanGen GPU算力平臺開發(fā)的一體化數(shù)據(jù)管理系統(tǒng)，集成數(shù)據(jù)管理、數(shù)據(jù)分析與AI模型輔助功能。其構(gòu)建從芯片設(shè)計診斷到量產(chǎn)良率提升的全流程分析閉環(huán)，可廣泛應用于半導體領(lǐng)域IDM、Fab、Fabless及OEM企業(yè)。
核心技術(shù)能力
迭代歷程
2022年
完成DMS模塊全功能開發(fā)，滿足FABYE用戶的使用需求，實現(xiàn)數(shù)據(jù)采集、分析功能的穩(wěn)定應用，為產(chǎn)線良率監(jiān)控奠定基礎(chǔ)。
2023年
新增YMS與MMS功能，全面滿足FAB各崗位用戶的良率分析、量測數(shù)據(jù)管理需求。
2024年
對DMS、YMS、MMS三大核心模塊進行深度迭代優(yōu)化，成功實現(xiàn)市場銷售突破，YieldBook邁入商業(yè)化賦能新階段。
￥
完全自主
￥
分布式數(shù)據(jù)庫
擁有完全自主知識產(chǎn)權(quán)，助力半導體良率管理領(lǐng)域國產(chǎn)化進程。
☆
全產(chǎn)業(yè)鏈數(shù)據(jù)集成
集成全產(chǎn)業(yè)鏈多類數(shù)據(jù)，覆蓋功能全面。
分布式數(shù)據(jù)庫，先進技術(shù)加持，保障系統(tǒng)高效。
女
高擴展性
2025年
系統(tǒng)高擴展性，靈活適配企業(yè)業(yè)務(wù)升級，有效節(jié)省運維成本、提升效益。
增加PatternDB相關(guān)功能，與EDA工具進行交互，打通DFM與DTCO所必需的數(shù)據(jù)通路，實現(xiàn)設(shè)計-制造-設(shè)計優(yōu)化的閉環(huán)，使芯片從設(shè)計到量產(chǎn)的良率爬坡過程加速。
AI賦能良率管理
利用AI建立工藝與良率模型，并進行良率數(shù)據(jù)的管理、分析和預測。
Defect Map Gallery
DefectPattern DB
三級響應機制， 7 x 2 4 小時客戶服務(wù)。
以客戶為中心，從產(chǎn)品研發(fā)到售后服務(wù)全方位圍繞客戶展開。
